ABEL-HDL 硬件描述语言介绍

ABEL-HDL 这是一种早期的硬件描述语言。在可编程逻辑器件的设计中，可方便准确的描述所设计的电路逻辑功能。他支持逻辑电路的多种表达形式，其中包括逻辑方程，真值表和状态图。ABEL 语言和 Verilog 语言同属一种描述级别，但 ABEL 语言的特性受支持的程度远远不如 Verilog。 Verilog 是从集成电路设计中发展而来，语言较为成熟，支持的 EDA 工具很多。而 ABEL 语言从早期可编程逻辑器件（PLD)的设计中发展而来。

ABEL-HDL 被广泛用于各种可编程逻辑器件的逻辑功能设计，由于其语言描述的独立性，因而适用于各种不同规模的可编程器的设计。如 DOS 版的 ABEL3.0 软件可对包括 GAL 期间进行全方位的逻辑描述和设计，而在诸如 Lattice 的 ispEXPERT,DATAIO 的 Synario,Vantis 的 Design-Direct,Xilinx 的 FOUNDATION 和 WEBPACK 等 EDA 软件中，ABEL-HDL 同样可用于较大规模的 FPGA/CPLD 器件功能设计。

ABEL-HDL 还能对所设计的逻辑系统进行功能仿真。ABEL-HDL 的设计也能通过标准格式设计转换文件转换成其他设计环境，如 VHDL.Verilog-HDL 等。从长远来看，VHDL 和 VerilogHDL 的运用会比 ABEL-HDL 多的多，ABEL-HDL 只会在较小的范围内继续存在 AHDL(Altera HHDL) 是 ALTERA 公司发明的 HDL,特点是非常易学易用，学过高级语言的人可以在很短的时间（如几周）内掌握 AHDL。

它的缺点是移植性不好，通常只用于 ALTERA 自己的开发系统。一个简单的 AHDL 的例子（七段 LED 译码器）：SUBDESIGN 7segment( i[3..0] : INPUT; a, b, c, d, e, f, g : OUTPUT;)BEGIN TABLE i[3..0] => a, b, c, d, e, f, g; H"0" => 1, 1, 1, 1, 1, 1, 0; H"1" => 0, 1, 1, 0, 0, 0, 0; H"2" => 1, 1, 0, 1, 1, 0, 1; H"3" => 1, 1, 1, 1, 0, 0, 1; H"4" => 0, 1, 1, 0, 0, 1, 1; H"5" => 1, 0, 1, 1, 0, 1, 1; H"6" => 1, 0, 1, 1, 1, 1, 1; H"7" => 1, 1, 1, 0, 0, 0, 0; H"8" => 1, 1, 1, 1, 1, 1, 1; H"9" => 1, 1, 1, 1, 0, 1, 1; H"A" => 1, 1, 1, 0, 1, 1, 1; H"B" => 0, 0, 1, 1, 1, 1, 1; H"C" => 1, 0, 0, 1, 1, 1, 0; H"D" => 0, 1, 1, 1, 1, 0, 1; H"E" => 1, 0, 0, 1, 1, 1, 1; H"F" => 1, 0, 0, 0, 1, 1, 1; END TABLE;END;