ABEL-HDL 件描述介绍

ABEL-HDL 这是种早期的件描述。在编程逻辑器件的中，可方便准确的描述所设的电路逻辑功能。他持辑电路的表达形式，其中包括逻辑方程，真值表和状态图。ABEL和 Verilog同属种描述级，但 ABEL的特性受持的程度远远不 Verilog Verilog从集成电设中发展而来，较为成熟，支持的 EDA 工具很ABEL从早期可编程逻辑器件（PLD)的中发展而来。

ABEL-HDL广泛用于各可编程逻辑器件的辑功能设，由于其描述的独立，因用于各种不同模的可编程器的设DOS 版的 ABEL3.0件可对包括 GAL 期间进全方位的辑描述和，而在诸Lattice 的 ispEXPERT,DATAIO 的 Synario,Vantis 的 Design-Direct,Xilinx 的 FOUNDATION 和 WEBPACK 等 EDA件中，ABEL-HDL 同样用于较大规模的 FPGA/CPLD 器件功能设ABEL-HDL 还能对所设的逻辑系统进功能仿真ABEL-HDL 的也能过标准格式设转换文件转换成其他设环境，如 VHDL.Verilog-HDL 等从长远来看，VHDL 和 VerilogHDL 的运用会比 ABEL-HDL 多的多，ABEL-HDL会在较小的范围内继续存在 AHDL(Altera HHDL) 是 ALTERA司发明的 HDL,特点非常易易，过高级的人以在很短的时间（如几）内掌握 AHDL。

它的缺点是移不好，通常用于 ALTERA己的发系统一单的 AHDL 的例子（七LED 译码）：SUBDESIGN 7segment( i[3..0] : INPUT; a, b, c, d, e, f, g : OUTPUT;)BEGIN TABLE i[3..0] => a, b, c, d, e, f, g; H"0" => 1, 1, 1, 1, 1, 1, 0; H"1" => 0, 1, 1, 0, 0, 0, 0; H"2" => 1, 1, 0, 1, 1, 0, 1; H"3" => 1, 1, 1, 1, 0, 0, 1; H"4" => 0, 1, 1, 0, 0, 1, 1; H"5" => 1, 0, 1, 1, 0, 1, 1; H"6" => 1, 0, 1, 1, 1, 1, 1; H"7" => 1, 1, 1, 0, 0, 0, 0; H"8" => 1, 1, 1, 1, 1, 1, 1; H"9" => 1, 1, 1, 1, 0, 1, 1; H"A" => 1, 1, 1, 0, 1, 1, 1; H"B" => 0, 0, 1, 1, 1, 1, 1; H"C" => 1, 0, 0, 1, 1, 1, 0; H"D" => 0, 1, 1, 1, 1, 0, 1; H"E" => 1, 0, 0, 1, 1, 1, 1; H"F" => 1, 0, 0, 0, 1, 1, 1; END TABLE;END;