VHDL概述

VHDL 的英文全名是 Very-High-Speed Integrated Circuit HardwareDescription Language,诞生1982 年1987 年底，VHDL 被 IEEE 和美国国防部认为标准件描述。自 IEEE布了 VHDL 的标准版，IEEE-1076（简87)之后，各 EDA司相继推出了己的 VHDL 设环境，或布己的设工具可以和 VHDL 接口。

后 VHDL 在电子域得到了广泛的接受，并逐取代了原有的非标准的硬件描述1993 年，IEEE 对 VHDL 进了，从更高的抽象层次和系统描述能力上扩展 VHDL 的内容，布了新版的 VHDL，即 IEEE 标准1076-1993 版本，（93 版）。现，VHDL 和 Verilog 作为 IEEE 的工业标准硬件描述，又得到众EDA司的持，在电子工程域，已成为事实上的通用件描述。

有专为，在新的世纪，VHDL 于 Verilog将承担起大部分的数字系统设任务 VHDL 主用于描述数字系统的结构，为，功能和接口。除了含有具有硬件特征的句，VHDL 的形式和描述格与句法是十分类似于一的算机高级。VHDL 的程序结构特点是将一项工程，或称设实体（以是元件，一电路模块或一系统）分成部（或称可部分，及)和内（或称不视部分），既涉及实体的内部功能和算法完成部分。

在对一设实体定义了外部界面后，旦其内部发完成后，其他的设就以直接调用这实体。这种将设实体分成内外部分的概念是 VHDL 系统设的基本点应用 VHDL 进工程的优点多方面的。1）与其他的硬件描述相比，VHDL 具有更强的为描述能力，从而决定了他成为系统域佳的件描述。强大的行为描述能力避开具体的器件结构，从辑行为上描述和设大规模电子系统的重要保证（2）VHDL 丰富的仿真句和库函数，使得在任何大系统的早期就能查验系统的功能行，随时对进行仿真模拟（3）VHDL句的行为描述能力和程序结构决定了他具有支持大规模设的分解和已有的再利用功能合市场求的大模系统高效，高速的完成必须有人甚至多个代发组共同并行工作才能实现（4）于用 VHDL 完成的一定的设，以利用 EDA 工具进辑综合和优化，并自动的把 VHDL 描述设转变成门级网表。

（5）VHDL 对的描述具有相独立，设可以不懂硬件的结构，也不必管理终实现的标器件是么，而进行独立的设 附：单的 VHDL 的例子：(12 位寄存器--- VHDL Example-- User-Defined MacrofunctionENTITY reg12 IS PORT( d : IN BIT_VECTOR(11 DOWNTO

0); clk : IN BIT; q : OUT BIT_VECTOR(11 DOWNTO

0));END reg12;ARCHITECTURE a OF reg12 ISBEGIN PROCESS BEGIN WAIT UNTIL clk = \'1\'; q <= d; END PROCESS;END a;